@InProceedings{2015_chillet211,
	author = "Daniel Chillet and Olivier Sentieys",
	title = "Gestion des zones en fautes d'une architecture reconfigurable lors du placement des tâches matérielles",
	booktitle = "25° Colloque sur le traitement du signal et des images",
	year = "2015",
	publisher = "GRETSI - Groupe de Recherche en Traitement du Signal et des Images",
	number = "001-0242",
	pages = "p. 969-972",
	month = "Sep # 8--11",
	address = "Lyon",
	doi = "",
	pdf = "2015_chillet211.pdf",
	abstract = "La gestion des fautes dans les circuits numériques est un point de plus en plus crucial qui nécessite des techniques de détection et d'isolation de celles-ci permettant d'assurer au mieux les fonctionnalités des applications. Pour les circuits FPGA reconfigurables dynamiquement, les fautes peuvent engendrer l'impossibilité d'utiliser des grandes zones du circuit, il est donc important de pouvoir proposer des techniques permettant de réduire la zone inutilisable et de conserver un maximum de ressources reconfigurables disponibles. Ce papier propose une gestion à haut niveau du placement des tâches en tenant compte des fautes détectées et en profitant du placement des tâches pour isoler au mieux ces fautes. La technique utilisée est basée sur un modèle ”statistique” de localisation des fautes, modèle sur lequel se base l'ordonnanceur pour positionner spatialement les tâches au sein du FPGA..pdf",
}